压差Dropout、噪音Noise、电源抑制比（PSRR）、静态电流Iq，这是LDO的四大关键数据。PSRR越高，LDO输出纹波越低。Iq是芯片自身消耗的电流，应当尽量选小的Iq。

图2.10 TI对FPGA芯片电压和电流分析

       对于电源部分的设计，采用如下几个方案，对于只有3.3V和1.2V的电源设计，可以采用图2.11所示的电路。这里的D1采用了5.1V的稳压二极管(作钳位用)，防止短接、防止外部输入电压过高而烧坏电路！采用两路并行的DC-DC实现最大可达到3A的3.3V和1.2V电压。当然对于常用的AMS1117这款芯片，是基于LDO的，也可以去用，不过电流最大好像只能达到1A，对于有些功耗较高的场合可能需要重新考虑，不过一般的情况应该能够适应。对于Cyclone III代之后，又增加了2.5V电压部分，可以仿照上述电路生成2.5V即可，如图2.12所示，只需修改MP芯片输出的FB处的两个电阻值即可。除了上述的解决方案之外，也可以选用电源专用芯片如TI的TPS75003也是一个不错的选择，若是对于成本不是很敏感的情况下。

图2.11 电源设计

5 下载和配置电路确定

      对于配置电路部分，需要考虑的因素也是较多的，PCB的layout是一方，那么对于flash芯片的选型也是需要格外注意的。图2.12是EP3C5内部资源情况。那么在选用EPCS芯片时,如图2.13，其内存数据必须大于EP3C5的内部资源量，否则可能会造成存储不成功。在做NIOS时也需要较大内存的EPCS，可以选用EPCS16。

       官方资料上面给出了EPCS与FPGA的连接方式，如图2.14，注意DATA处的匹配电阻可以按照官网上面的25Ω，一般常接上一个33R，注意status，conf_done和nconfig的上拉电阻，这里需要严格按照官网上指定的电路，否则有可能下载不成功。这里的配置AS模式，时钟最大可以达到40MHz。如图2.15所示。JTAG与FPGA接入部分如图2.16所示，采用VccA 专用2.5V电压进行供电，这一点需要注意的，且TMS和TDI接上拉电阻，TCK处接下拉电阻，JTAG是一种常用的下载方式，更多的说明可以查看JTAG文件夹中的文件。

下载电路部分和配置电路部分总的接入图如图2.17所示，加入一个配置LED，可以随时观察下载情况。由于选用了AS模式，注意MSEL的配置方式，如图2.18所示。

图2.12 EP3CS5配置数据量

图2.13 EPCS4支持的内存

图2.14 EPCS与FPGA通信

图2.15 EPCS与FPGA通信最高时钟频率

图2.16 JTAG与FPGA通信

图2.17 下载与配置电路

图2.18 AS模式下的MSEL配置

6 晶振和复位以及PLL电路确定

      晶振采用有源晶振50MHz，接入3.3V电压并加上去耦电容，接入到FPGA的专用时钟引脚上。因为时钟和复位需要走全局时钟网络，已达到对时钟信号延迟达到最小。

      复位电路这里根据手册上面输入电压迈过1.7V的阈值电压之后如图2.18，FPGA芯片便开始进行逻辑的配置，配置时间取决于逻辑资源的多少。对于上面配置电路来讲，在AS模式下，最高40MHz，最低20MHz，对应的周期为20ns~50ns，对应最坏情况需要3000 000 bit x 50ns/bit = 150ms,那么阻容复位时间 t = RC x Ln[（VI – V0）/( VI – Vt)]，对于VI = 3.3V Vt = 1.7V，V0  = 0情况，t = 0.7239RC;对于选定R = 47K，C = 10μF，得到t = 0.34s，大于FPGA复位上电时间。PLL电路的输入端接入10μF，0.1μF电容并联，已得到干净的PLL电源输入。图2.20是整个电路图部分。

图2.19 EP3C5特性

图2.20 复位晶振和PLL电路部分