[signed][input]Verilog的有符号数输入测试

git://github.com/adream307/signedTest.git

一直错误得以为Verilog中的数据是无符号的。

测试脚本，在QuartusII中成功编译，且下载在硬件上运行。

上图为SignalTapII的运行截图，可以发现当x=0xFF时，此时x1=0xF，x2=0xF。

对于SIGNED，有符号运算,x1=-1,x2=-1，所以结果为1。

而对于UNSIGNED，无符号运算,x1=15,x2=15,所以结果为225，即0xE1。